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并行高效BCH译码器设计及FPGA实现
张湘贤 杨涛 魏东梅 向玲
计算机应用
2012, 32 (03):
867-869.
DOI: 10.3724/SP.J.1087.2012.00867
针对并行BCH译码器的特点,采用异或门实现有限域上常系数乘法,从而降低硬件复杂度。先计算部分错误位置多项式,再根据仿射多项式和格雷码理论,进行逻辑运算得到剩余的错误位置多项式,从而减少了系统所占用的资源。在现场可编程门阵列(FPGA)开发软件ISE10.1上进行了时序仿真,验证了该算法时间和空间的高效性。
参考文献 |
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